在过去的40多年，半导体工业的发展突破了一个又一个看似不可能跨越的瓶颈，神奇地遵循着摩尔定律，如今的半导体科技已经达到了几乎不可能为之的地步。而这一切都得益于生产技术的不断进步，可以预见伴随着处理器的发展，生产技术这种发展趋势仍将持续下去。在小编眼里，Inetl、AMD之间的处理器频率/性能的竞争，也伴随着各自生产技术的竞争。
一、英特尔
现在我们先看一下英特尔的生产技术。今天这家公司所采用的主流生产技术是0.13微米制程(晶体管门长为60纳米)，主要借助于2489埃波长的氪/氟紫外线(1埃=0.1纳米，不过芯片核心关键部分采用1930埃波长的氪/氟紫外线)的蚀刻技术来完成的。蚀刻也称为光刻，其主要是指利用一定波长的紫外透过掩膜后照射在硅晶元上，将掩膜上的电路图像完整地复制到硅晶元上从而形成所需要的电路图形的过程。
掩膜其实可以看作是CPU内核电路图的微缩“底片”，厂商事前先将一幅有着非常复杂设计模型的原图缩小成极细微的蚀刻掩膜。蚀刻中最关键的地方就是此紫外线的波长，波长越短的紫外线干扰和衍射现象就越不明显，晶体管就可以实现越小的线宽。
目前在CPU制造中主要是采用2489埃波长的氪/氟紫外线，主要应用于0.18微米和0.13微米制程中，而目前英特尔是最新的0.09微米制程则采用了波长更短的1930埃的氩/氟紫外线。因此当你听见Pentium4采用0.13微米制程时，这意味着指Pentium4的晶体管尺寸最小可以做成0.13微米那么大，就是说这个加工厂在晶元上所能蚀刻的最小晶体管尺寸是0.13微米。
你将通常看见“蚀刻尺寸”和“晶体管尺寸”这两个术语是可以交换使用的，因为在一块集成电路上的最重要的特性就是晶体管。蚀刻尺寸越小，那么单个晶体管通道(也称晶体管间的物理门长)就越小，从而可以腾出更多的空间来容纳更多的晶体管。
我们现在仍不能说英特尔充分掌握300mm硅晶元生产技术(注：300mm就是硅晶元尺寸，即在半导体生产过程中硅晶元使用的直径值)。你可能这样想像，硅晶元尺寸越大越好，这样每块晶元能生产更多的芯片。然而，硅晶元有一个特性来限制制造商随意增加硅晶元的尺寸，那就是在晶元生产过程中，离晶元中心越远就越容易出现坏点。因此从硅晶元中心向外扩展，坏点数是呈上升趋势。
半导体生产商们也总是致力于在尽量大的晶元上控制坏点的数量，比如8086CPU制造时最初所使用的晶元尺寸是50mm，而现在英特尔已经开始使用300mm尺寸硅晶元生产工厂生产新一代处理器。不过，英特尔目前其大多数工厂仍以然以200mm的硅晶元为主，而300mm硅晶元生产线主要用于0.09微米芯片之上。
面对如此多生产线，如果对所有设备重新升级改造，这意味着将需要花费很多费用和时间。因为一套特定的硅晶元生产设备所能生产的硅晶元尺寸是固定，因为对原设备进行改造来生产新尺寸的硅晶元而花费资金是相当惊人的，这些费用几乎可以建造一个新的生产工厂。这样我们就无法随心所欲地增大晶元尺寸。
不过采用300mm硅晶元有很显明的优点，可以降低生产成本。根据英特尔资料来看，相对于200mm晶元，芯片的生产量提高了2.25-2.5倍;而对于总体芯片产量而言，300mm晶元厂比200mm的高出了1.6-2.2倍，而两者生产设备的维护费用相差无几。这样一来，如果采用300mm硅晶元生产线，芯片的平均成本将下降30%。
尽管如此，仍然有一些关键因素是与硅晶元尺寸大小无关的。目前处理器上，普遍采用六层的阴极真空喷射导体(sputteredconductors)，而它们都是由铜制成的。好像是从90年代早期开始，铝就逐渐被放弃了。还有就是Intel的最新处理器使用的也还是FC-PGA封装。在使用了0.09微米技术后，我们将在今后看到一些改变，不过不会那么明显。Intel宣布他们将保持目前3/4的产品不变(即在300mm硅晶元上采用0.13微米技术)。
晶体管的结构也将有所改变。不过不是在数量上—晶体管门宽将从此前的60纳米被缩小到50纳米，因为门泄漏已经成为采用0.13制程的处理器的发展障碍。(附注：CPU制造过程中晶体管本身存在的漏电问题。目前存在着两种泄漏电流：首先是门泄漏，这是电子的一种自发运动，由负极的硅底板通过管道流向正极的门;其次是通过晶体管通道的硅底板进行的电子自发从负极流向正极的运动，这也被称为亚阈泄漏。
这两种泄漏电流都需要提高门电压以及驱动电流来进行补偿，这对CPU的能量消耗以及发热量都有负面的影响。)除此之外，其它部分将没有任何改变，他们直接取决于晶体管门宽的大小，而这也间接决定晶体管的速度和尺寸。为此，英特尔已经开始在它的0.09微米生产线上引入了应变硅技术(Strainedsilicon)和新的Low-k电介质。
应变硅属于一种超薄的氧化物。该层氧化物达到了1.2纳米厚度的极限它仅有通道的1/45，上面提到的2.3纳米极限值，不过应变硅的作用和目前使用的SiO2刚好相反。SIO2它是作为电子的屏蔽出现的，在其下的通道则是电子由发射端到接受端的路径，电流越高，电子运动就越容易，速度也越快。
通道一般是用硅制成的，而如果使用应变硅代替普通的硅来制造晶体管通道的话，格子里的原子将被分散在较远的距离、可以将原子拉长，那么电子在通过稀疏的原子格时遇到的阻抗就大大下降。Intel宣称利用这种技术只需将Si原子拉长1%，就可以提高10~20%的电流速度，而成本只增加了2%。
此外在0.09微米制程背后还有一项技术值得我们留意的，那就是七层金属底板制造技术，这可以在生产上亿个晶体管的处理器时提供更高的灵活性，象Prescott。目前CPU中集成的晶体管数目已经数以亿计，厂商为了能在有限的CPU内核空间中集成更多的晶体管往往使用一种三维的堆叠结构，在0.13微米制程时代已经有厂商使用了7层布线结构。Intel在这场竞赛中已经是个落后者。到了0.09微米时代，Intel才刚刚采用7层布线结构，同一时间IBM已经宣布将会全面转入8层布线结构。
晶体管尺寸的缩小，意味着在相同空间的情况下，内核可以容纳更多的晶体管。因此用于连接各部分的金属电路的重要性也开始凸现，在CPU中金属电路的传导能力甚至决定了CPU所能提供的最高速度。在0.09微米制程中，Intel将使用碳硅混合物取代目前的SiOF，从而提高了18%的互连效率。而且利用0.09微米技术，Intel已经可以将一个6个晶体管的SRAM单元做在了1平方微米的面积中。
这样一个52Mbit的10×11mm芯片就可以包含3.3亿个晶体管，是Pentium4处理器的7倍。因此，即将Prescott处理器的L2缓存达到8MB，其内核面积也仅只有4×4mm。而且采用理更先进的生产工艺可以降低单晶体管的功耗，增加处理器的频率提升潜力。
这就是目前的英特尔,那么未来英特尔还将有什么值得我们期待的呢?首先,英特尔会最大限度地利用现有技术来榨干硅晶体管的最后一点油水。英特尔把它称为Terahertz晶体管(Terahertz=1000GHz)。尽管利用目前的技术基英特尔可以生产出15纳米晶体管，但拥有如此晶体管的芯片的耗电量和热量是相当惊人的，而且如何解决门泄漏也是一大难题。因此如果不对目前技术进行改进的话，Terahertz晶体管是不可能投入到实际应用中来。
首先Terahertz晶体管要求使用不同的材料，因为他们决定晶体管的基本的特征。二氧化硅做为门和通道之间的绝缘层已经不适合，而需要用到Intel称为高k门电介质(HighKgateDielectric)的材料。这种材料对电子泄漏的阻隔效果是SiO2的10000倍。第二关键是采用DST(depletedsubstratetransistor)的技术，这是英特尔为解决亚阈泄漏的问题所研发的技术。
Intel一直对SOI技术抱着怀疑的态度，认为使用完全耗尽的通道没有任何好处，过小晶体管通道宽度会大大增加制造难度，同时也因为发射端和接受端的距离减小会急剧提高外接晶体管的阻抗。这个DST技术通过一些改动来消除SOI技术的缺陷。这样即使通道真的非常的短，利用DST技术也做了完全的贫化处理，完全在控制之下。驱动电流可以立即在门下通过，并不会电离在绝缘层下通道的'任何部分。
另外，这样也可以表现出虚拟通道增长的效果，从而体现出浮点晶体管的特性。不过DST技术也带来一个问题，那就是会增加外接晶体管的阻抗，所以Intel不会让通道的长度影响到DST晶体管上的漏极和接受端的长度。Intel通过降低关状态电压有效的将产品工作电压降到了1.0V以下，并表示可以在2010年达到0.6V。
利用高k门电介质和DST技术，使英特尔生产Terahertz晶体管成为可能，可以生产出大小为32纳米(晶体管门宽为15纳米,比流行感冒病毒还要小3倍)，工作电压为0.75V电压和频率为1THz(1000GHz)的晶体管。但是英特尔在晶体管领域的创新技术并不仅仅只有这些，英特尔还提出了新一代晶体管架构—三门晶体管。
传统的晶体管架构已经在微电子学使用了将近35年：经典的晶体管包括1个可以控制的电极和在它下面的电流顺序通过的另外两个电极。就这样，晶体管架构呈现出一种二维的状态。
不过因为集成了众多的晶体管，同时还有着多重的门和通道，因此在微电子学领域，处理器被定义为一种三维架构。三门晶体管就是在单个晶体管内集成三个通道。
三门晶体管就是在单个晶体管内集成三个通道。从微观上看，三门晶体管的门(gate)和发射器(emitter)和收集器被设置在了普通晶圆的表面，并且他们之间相互交叉。这样就构成了一种有趣的结构：门电子束的截面是一个矩形，顶端和两侧都是门电极，这样一来，三门晶体管就像是反转的传统晶体管树立在了晶圆上。
传统的晶体管架构呈现是一种二维的状态，包括1个可以控制的电极和在它下面的电流顺序通过的另外两个电极。普通晶体管只在顶端有一个门电极，也就需要更多的时间在通道上切换充电状态以改变晶体管的开光状态，同时也需要更高的电压。
而通过三门晶体管技术，理论上只需要有几束相同的电波我们就够通过使用极限的电压打开晶体管，几乎同时门会被出现在所有电波上的电流所阻断。所以通过晶体管的总共电流等于每个交叉点的电流的和。假设我们有6个输出，其中三个发射器，三个接收器，那我们可以得到与普通晶体管相同的电流，但相同情况下所需要输入的电压量却要低3倍。
或者相同的电压可以驱动3倍于以前的电流，总体效率将提高20%，这便是三门晶体管的魅力所在。而且三门晶体管的高效性降低了对通道长度的要求，可以大大降低对生产技术的要求。不过这项技术目前还停留在实验室阶段，还没有在Prescott上应用，有望在2010年前开始实际应用。
当然，制造这样小的晶体管当然需要更为先进的蚀刻技术来支持。目前英特尔仍在使用旧的248纳米设备来制造0.09微米的芯片，当然有些关键部位是由193纳米设备完成的(大约占20%)。在完成了向193纳米设备的过渡之后，Intel就可以轻松一下了。这些设备可以一直用到65纳米晶体管芯片的生产。
在此之后，EUV(ExtremeUltraviolet，极端远紫外光)光刻技术将开始发挥。EUV与传统的紫外线蚀刻技术是一样的，都是将激光通过掩膜，把掩膜上的电路图转移动晶圆之上，不过EUV设备使用的是13.4纳米波长的激光，采用部分波长极短的电磁频谱，因此能实现更小的蚀刻尺寸。Intel希望在2005年开始使用EUV技术，那个时候他们也将开始0.045微米制程的芯片生产了。
然而，在克服以上问题后，另一个问题又出现了：芯片封装。如果没有通过封装就无法对内核进行保护，就不能提供合适的电压和及时将内核的热量散发掉，芯片也不能稳定工作，芯片的性能也得不到完全发挥。针对这个问题，目前英特尔已经找到了解决方案：BBUL封装(BumplessBuild-UpLayer，无凸块增层)，这是一种很有前景的封装技术。
目前采用的FC-PGA封装技术，微处理器内核与封装材料必须先分别制造的，然后通过微细锡球(tinysolderballs，由微细锡球组成的“凸点”成为封装和芯片之间电流和机械的连通路径)作为媒介焊接在一起，并从互连层部分引出信号传输针脚，然后再在外部封装的PCB板上进行布线处理，这样是一个非常复杂、细致的工作流程。
随着微处理器运行速度指数级别的提高，芯片封装中对凸点的材质、数目和密度的要求越来越高，而且采用这种封装的处理器核心硅芯片所产生的信号必须通过一个相对长的过程(F/C焊点、核心层和互连层)才能够传递到外部封装的针脚上、传递至电脑的其他部分上，寄生电感较大，因此大大限制了生产更高频率的CPU。
相比之下，BBUL封装的显得更为先进。BBUL封装的关键在于芯片直接放入封装中，从而把组成一个处理器(如Pentium4)的6—7个金属层减少大约3层，使处理器的厚度达到只有1mm。这样处理器的高度被大大降低，封装也轻了不少，并可以有效控制生产成本。Intel公司声称，利用这项新技术基本上可以把一个封装包看作是围绕着硅核“生长”起来的，避免了损害芯片效率的焊接过程以及影响硅核性能的溶化步骤。
而且所有的金属互连层都位于底部，处于芯片和针脚之间，这里不再需要有机物，这样数据的必经之路缩短了，使得系统更加稳定，新的封装技术会帮助提高芯片的整体运算速度和性能。BBUL技术还有一个明显的优点：可以将处理器的寄生电感降低至少30%，这样可以大大降低处理器能耗、有利于提升主频速度。此外，BBUL封装技术还能在同一封装中支持多个处理器，因此服务器的处理器可以在一个封装中有2个内核，从而比独立封装的双处理器获得更高的运算速度。
与现有的封装技术相比，BBUL尽管有诸多的优点，但它要真正进入CPU封装领域尚待时日，因为以目前的制造技术实现起来仍有一定的难度。Intel计划在2005-2006年开始在商业上采用。
